假想分支目标地址高速缓存分支的装置、系统及方法

本发明涉及一种装置，用以侦测由一流水线化微处理器所作的错误的假想分支，以及更正该错误的假想分支。一分支目标地址高速缓存(BTAC)快取已执行的分支指令的目标地址。在流水线初期，于译码一指令前，基于一指令高速缓存的提取地址命中BTAC而执行一假想分支至一快取目标地址。当该假想分支执行时，一命中位被设定。稍后在流水线中，该假定的分支指令被译码和执行。若该命中位因该指令而被设定，则检查该已译码的指令，并将正确的目标地址及方向与假想的版本做一比较，以确定该假想分支是否错误。若侦测到错误，该分支目标地址高速缓存就会更新或无效化，且处理器会分支至适当地址以更正错误。

94为了产生图3的快取分支目标地址352，BTAC 402连同指令高速缓存432皆由指令高速缓存432的提取地址495并行检索。BTAC 402响应提取地址495而提供假想分支目标地址352。最好(preferably)提取地址495的32个位全都用来从BTAC 402选取假想目标地址352，如下文将更详细叙述的，主要是关于图6到图9的部分。假想分支目标地址352被送至包括一多工器422的地址选择逻辑电路422。

157现请参阅图10，其为依本发明绘示的图4假想分支预测装置400侦测与更正错误的假想分支预测的运作流程图。从指令缓冲器342接收一指令后，在步骤1002中，图4的指令译码逻辑电路436便译码该指令。尤其，指令译码逻辑电路436将指令字节流(stream of instruction bytes)格式化成一不同的x86巨指令，并确定该指令的长度以及是否为分支指令。

66F-阶段312或称指令格式化阶段(instruction format stage)312，包括指令格式化与译码逻辑电路436(见图4)以格式化指令。最好(preferably)处理器300是一x86处理器，其指令集(instruction set)可容许不同长度的指令。指令格式化逻辑电路436从指令缓冲器342接收指令字节流(stream)，并将该指令字节流解析成分离的字节群，每个群构成一x86指令，尤其还提供每个指令的长度。

109控制逻辑电路404接收命中信号452、SBI 454、来自非假想分支方向预测装置412的非假想分支方向预测444以及来自指令缓冲器342的FULL信号486。

119标志数组614为每路产生一标志616。最好(preferably)每个标志616包括虚拟地址的20个位，且四个标志616的每一个皆由比较器604将其与提取地址495的位作比较。比较器604产生图4的命中信号452，其依据是否有一标志616与提取地址495的最高有效位相匹配，以指出是否有命中BTAC。命中信号452被送至图4的控制逻辑电路404。

154于步骤806中，控制逻辑电路404依据VALID位702B被设定，而确定项目B 602B是有效的。而因T/NT字段722B显示为被采用，控制逻辑电路404也于步骤806确定项目B 602B是被采用的。由于BEG字段446B的值0x02小于提取地址495的值0x09对应的较低位，控制逻辑电路404也于步骤806确定项目B 602B未被看见。既然项目B 602B未被看见，控制逻辑电路404便进行至步骤812。

61在本发明中，处理器300还包括一BTAC 402(见图4)，在其余图标的部分会详细说明。BTAC 402并未整合在指令高速缓存432。然而，在I-阶段302，BTAC 402是与指令高速缓存432通过使用指令高速缓存432的提取地址495来并行存取的(见图4)，从而致能相当快速的分支以减少分支惩罚。BTAC 402提供一假想分支目标地址352，而该地址则被提供至I-阶段302。处理器300选择性地选取目标地址352作为指令高速缓存432提取地址，以达成分支至假想目标地址352，这在其余图标的部分会详加说明。

202在步骤1404中，控制逻辑电路404会确定分支指令是否为条件分支指令。也就是，控制逻辑电路404会确定该指令是否依靠一条件而被采用或不被采用，该条件像是旗标(flag)位是否设定，如零旗标(zero flag)、进位旗标(carry flag)等等。在x86指令集中，JCC指令是条件类型的分支指令。相对地，RET、CALL与JUMP指令，则是无条件分支指令，因为这些指令总会有一被采用的方向。